삼성전자가 세계 최초로 10나노 핀펫(FinFET) 공정 S램을 개발했다. 경쟁사인 인텔과 TSMC가 발표한 10나노대 S램은 아직 14나노, 16나노에 그치고 있다. 기가급 스마트폰 시대가 도래할 전망이다.
<삼성전자 반도체 생산공장에서 한 연구원이 공정 진행과정을 모니터로 살펴보고 있다. >
D램보다 속도가 빠른 S램은 중앙처리장치(CPU) 캐시 메모리로 활용된다. 10나노 S램을 개발했다는 것은 동일 공정 시스템반도체 양산 준비가 순조롭게 이뤄지고 있다는 증거다. 이런 추세면 2017년 초 10나노 기술을 적용한 모바일 애플리케이션 프로세스(AP)가 본격 양산될 전망이다. 10나노 AP는 기가바이트(GB)급 모뎀 칩을 하나로 묶을 것으로 예상된다. 속도가 빨라진다.
국제반도체회로학회(ISSCC)는 이 같은 내용을 담은 2016년도 채택 논문 초록을 17일 공개했다. 2016년 ISSCC는 내년 1월 31일부터 5일간 미국 샌프란시스코에서 개최된다.
삼성전자가 학회에서 발표하는 10나노 핀펫 공정 S램은 128메가비트(Mb) 용량으로 셀 면적은 0.040제곱마이크로미터(㎛2)다. 과거 삼성전자가 발표한 14나노 S램(0.064㎛2) 대비 셀 면적이 37.5% 줄었다. 삼성전자는 논문에서 “고속 작동이 가능한 대용량 캐시 메모리를 최소 면적으로 구현했다”고 강조했다. 이 S램이 탑재되는 스마트폰용 AP도 다이 면적 최소화, 성능 개선이 예상된다.
10나노 핀펫 S램 개발 발표는 삼성전자가 차세대 시스템반도체 개발 진척도에서 대만 TSMC는 물론이고 미국 인텔보다도 앞서나가고 있음을 시사한다. CPU 코어가 내장되는 시스템반도체에는 캐시 메모리가 탑재되기에 선행 개발이 필수다. 삼성전자와 TSMC는 지난 2014년 2월 열린 ISSCC 2014에서 각각 14, 16나노 S램을 개발했다고 동시 발표했으나 실제 공정 상용화는 삼성전자가 빨랐다. 미국 인텔은 고난도 공정에 따르는 원가 상승을 이유로 차세대 10나노 시스템반도체 개발 일정을 2016년에서 2017년 이후로 미뤘다. 삼성전자는 내년 말 10나노 공정 상용화를 목표로 삼고 있다.
업계 전문가는 “10나노 S램 개발 발표는 올해 삼성전자가 처음이자 단독으로 한 것”이라며 “10나노 시스템반도체에선 삼성전자가 인텔보다도 빨리 양산화에 성공할 수 있을 것”이라고 관측했다.
삼성전자는 14나노 평면형 낸드플래시도 개발했다. 이 역시 업계 최초다. 도시바와 마이크론 등 경쟁사는 15~16나노를 마지막으로 더는 평면형 낸드플래시를 개발하지 않겠다고 공식적으로 밝힌 상태다. 16나노와 비교해 플로팅게이트 크기를 약 12.5% 줄인 14나노 낸드플래시는 실리콘 다이(Die) 면적 감소로 삼성전자의 낸드 생산 원가 절감에 큰 기여를 할 것으로 관측된다.
14나노 평면형 낸드플래시 개발로 삼성전자 메모리 사업부 이익률은 크게 향상될 것으로 전망된다. 현재 평면형 낸드플래시는 16나노까지 개발돼 양산이 이뤄지고 있다. 그간 업계에선 15~16나노가 평면형 낸드플래시의 마지막 세대가 될 것이라며 이후로는 적층 방식 3D 낸드플래시로 급격한 전환이 이뤄질 것으로 전망했다. 그러나 삼성전자가 14나노 개발에 성공함에 따라 평면형 낸드플래시는 생명연장이 가능해졌다.
삼성전자가 ICCSS에 발표한 14나노 낸드플래시는 128기가비트(Gb) 용량에 셀 하나당 2비트(bit)를 저장할 수 있는 멀티레벨셀(MLC) 제품이다. 추후 양산이 이뤄지면 고성능 스마트폰에 탑재되는 임베디드멀미디어카드(eMMC), 유니버설플래시스토리지(UFS) 인터페이스로 공급될 예정이다.
낸드플래시는 플로팅게이트에 전자(일렉트론)를 저장하거나 빼내는 방법으로 0과 1을 구분하고, 이로써 데이터를 쓰고 지우고 읽는다. 회로 선폭이 보다 미세화하면 플로팅게이트 면적 또한 줄어들게 되므로 저장할 수 있는 전자 수가 감소한다. 15~16나노 낸드플래시는 플로팅게이트에 저장할 수 있는 전자 수가 10개 미만, 14나노는 이보다 더 적은 것으로 전해진다. 이렇게 저장 가능한 전자 수에 여유가 없는 상태라면 데이터를 읽고 쓸 때 오류가 잦을 수밖에 없다. 예를 들어 셀 하나당 2비트(00, 01, 10, 11)를 저장할 수 있는 MLC 방식은 전자가 없거나, 조금 있거나, 중간쯤 있거나, 많이 있거나로 00, 01, 10, 11을 구분한다. 저장할 수 있는 전자 개수에 여유가 없다면 오류는 피해가기 힘들다. 삼성전자가 14나노 낸드플래시를 대용량 트리플레벨셀(TLC, 3비트 저장가능, 8단계 구분)이 아닌 MLC로 개발한 것도 전자 수가 적어 생기는 오류를 줄이기 위한 것이다. 낸드플래시 업계가 평면형에서 적층형으로 전환하고 있는 이유도 바로 이 같은 낸드플래시의 구조적 한계 때문이다. 이 때문에 삼성전자가 개발한 14나노 평면형 낸드플래시는 기술 한계를 극복한 사례로 평가 받는다.
국제반도체회로학회(ISSCC)는 이 같은 내용을 담은 2016년도 채택 논문 초록을 17일 공개했다. 2016년 ISSCC는 내년 1월 31일부터 5일간 미국 샌프란시스코에서 개최된다.
삼성전자가 학회에서 발표하는 10나노 핀펫 공정 S램은 128메가비트(Mb) 용량으로 셀 면적은 0.040제곱마이크로미터(㎛2)다. 과거 삼성전자가 발표한 14나노 S램(0.064㎛2) 대비 셀 면적이 37.5% 줄었다. 삼성전자는 논문에서 “고속 작동이 가능한 대용량 캐시 메모리를 최소 면적으로 구현했다”고 강조했다. 이 S램이 탑재되는 스마트폰용 AP도 다이 면적 최소화, 성능 개선이 예상된다.
10나노 핀펫 S램 개발 발표는 삼성전자가 차세대 시스템반도체 개발 진척도에서 대만 TSMC는 물론이고 미국 인텔보다도 앞서나가고 있음을 시사한다. CPU 코어가 내장되는 시스템반도체에는 캐시 메모리가 탑재되기에 선행 개발이 필수다. 삼성전자와 TSMC는 지난 2014년 2월 열린 ISSCC 2014에서 각각 14, 16나노 S램을 개발했다고 동시 발표했으나 실제 공정 상용화는 삼성전자가 빨랐다. 미국 인텔은 고난도 공정에 따르는 원가 상승을 이유로 차세대 10나노 시스템반도체 개발 일정을 2016년에서 2017년 이후로 미뤘다. 삼성전자는 내년 말 10나노 공정 상용화를 목표로 삼고 있다.
업계 전문가는 “10나노 S램 개발 발표는 올해 삼성전자가 처음이자 단독으로 한 것”이라며 “10나노 시스템반도체에선 삼성전자가 인텔보다도 빨리 양산화에 성공할 수 있을 것”이라고 관측했다.
삼성전자는 14나노 평면형 낸드플래시도 개발했다. 이 역시 업계 최초다. 도시바와 마이크론 등 경쟁사는 15~16나노를 마지막으로 더는 평면형 낸드플래시를 개발하지 않겠다고 공식적으로 밝힌 상태다. 16나노와 비교해 플로팅게이트 크기를 약 12.5% 줄인 14나노 낸드플래시는 실리콘 다이(Die) 면적 감소로 삼성전자의 낸드 생산 원가 절감에 큰 기여를 할 것으로 관측된다.
14나노 평면형 낸드플래시 개발로 삼성전자 메모리 사업부 이익률은 크게 향상될 것으로 전망된다. 현재 평면형 낸드플래시는 16나노까지 개발돼 양산이 이뤄지고 있다. 그간 업계에선 15~16나노가 평면형 낸드플래시의 마지막 세대가 될 것이라며 이후로는 적층 방식 3D 낸드플래시로 급격한 전환이 이뤄질 것으로 전망했다. 그러나 삼성전자가 14나노 개발에 성공함에 따라 평면형 낸드플래시는 생명연장이 가능해졌다.
삼성전자가 ICCSS에 발표한 14나노 낸드플래시는 128기가비트(Gb) 용량에 셀 하나당 2비트(bit)를 저장할 수 있는 멀티레벨셀(MLC) 제품이다. 추후 양산이 이뤄지면 고성능 스마트폰에 탑재되는 임베디드멀미디어카드(eMMC), 유니버설플래시스토리지(UFS) 인터페이스로 공급될 예정이다.
낸드플래시는 플로팅게이트에 전자(일렉트론)를 저장하거나 빼내는 방법으로 0과 1을 구분하고, 이로써 데이터를 쓰고 지우고 읽는다. 회로 선폭이 보다 미세화하면 플로팅게이트 면적 또한 줄어들게 되므로 저장할 수 있는 전자 수가 감소한다. 15~16나노 낸드플래시는 플로팅게이트에 저장할 수 있는 전자 수가 10개 미만, 14나노는 이보다 더 적은 것으로 전해진다. 이렇게 저장 가능한 전자 수에 여유가 없는 상태라면 데이터를 읽고 쓸 때 오류가 잦을 수밖에 없다. 예를 들어 셀 하나당 2비트(00, 01, 10, 11)를 저장할 수 있는 MLC 방식은 전자가 없거나, 조금 있거나, 중간쯤 있거나, 많이 있거나로 00, 01, 10, 11을 구분한다. 저장할 수 있는 전자 개수에 여유가 없다면 오류는 피해가기 힘들다. 삼성전자가 14나노 낸드플래시를 대용량 트리플레벨셀(TLC, 3비트 저장가능, 8단계 구분)이 아닌 MLC로 개발한 것도 전자 수가 적어 생기는 오류를 줄이기 위한 것이다. 낸드플래시 업계가 평면형에서 적층형으로 전환하고 있는 이유도 바로 이 같은 낸드플래시의 구조적 한계 때문이다. 이 때문에 삼성전자가 개발한 14나노 평면형 낸드플래시는 기술 한계를 극복한 사례로 평가 받는다.
한주엽 기자 | powerusr@etnews.com 기자의 다른 기사 보기